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 Synopsys工具简(三)(TOMEDA提供以下相关学习平台及资料)

 

主要包括以下工具:

7.LEDA( LEDA Checker and LEDA Specifier)
Synopsys 的LEDA是一种可编程代码设计规则检查器,它提供全芯片级混合语言(Verilog和 VHDL)处理能力,从而加快了复杂的SOC设计的开发。LEDA预装的检查规则大大地增强了设计人员检查 HDL代码的能力,包括可综合性,可仿真性、可测试性和可重用性。利用所提供的设计规则,能进一步的提高Synopsys工具,例如VCS、Design Compiler以及Formality的性能。LEDA的规则集有助于设计人员共享他们的设计经验,对硬件设计预检查,且将设计风险降到最低。 使用LEDA,可以对硬件设计的仿真和综合进行预检查,消除设计流程中的瓶颈,其中Verilog代码设计规则可确保按内部或外部工具要求优化代码。LEDA提供的设计规则可提高 Synopsys工具的性能。支持Verilog/VHDL混合语言的设计。
synopsys LEDA

8.Formality(RTL to gate-level equivalence checking of cell-based designs )
Formality是一种等效性检测工具,采用形式验证的技术来判断一个设计的两个版本在功能上是否等效。等效性检测是一种静态分析方法,无需测试向量即可快速而全面的完成验证。 Formality具有一个流程化的图形界面和先进的调试功能,令设计者可以很快地检测出设计中地错误并将之隔离,这一功能可以大大缩短得到验证结果所需的时间。Formality业界领先的功能和性能使之成为设计团队的首选产品。Formality比较设计寄存器传输级对门级或门级对门级来保证它没有偏离原始的设计意图。在一个典型的流程中,用户使用形式验证比较寄存器传输级源码与综合后门级网表的功能等效性。这个验证用于整个设计周期,在扫描链插入、时钟树综合、优化、人工网表编辑等等之后,以便在流程的每一阶段都能在门级维持完整的功能等效。这样在整个设计周期中就不再需要耗时的门级仿真。将Formality和PrimeTime这两种静态验证方法结合起来,一个工程师可以在一天内运行多次验证,而不是一天或一周只完成一次动态仿真验证。
synopsys Fomality

9.TetraMAX ATPG(Provides manufacturing test patterns for scan designs )
TetraMAX® ATPG自动生成高质量的生产测试向量,业界领先的性能,支持大容量的设计且易于使用。TetraMAX为 DFT(Design for Test)工程师提供了一系列强大的功能,包括完全的芯片测试规则检查,测试向量生成,分析,故障仿真,失效诊断。这些功能都被整合到一个强大的图形用户界面中,当然也提供命令行方式,同时还有完善的在线帮助。TetraMAX可支持多种设计风格和测试方法,包括多时钟电路,门控时钟电路,内部三态总线,内嵌存储器,无扫描逻辑和其他复杂的设计风格。TetraMAX结合了高性能和完善的测试能力以及无法比拟的易用性使得DFT工程师在面对那些大型的富有挑战性的设计时也能迅速创建高效紧凑的测试方案。
synopsys TetraMAX

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